杭州电子科技大学 · 02_集成电路EDA英才班

2026-07-28 · 备考资料 · 鸡蛋强基计划综合评价

集成电路 EDA 英才班

Integrated Circuit EDA Elite Class

A. 方向画像与考察重点

集成电路 EDA 英才班是杭州电子科技大学卓越学院于 2024 年新设的特色培养方向，定位为"以软件赋能芯片、以工具突破瓶颈"的工程英才班。EDA（电子设计自动化，Electronic Design Automation）是芯片设计全流程的基石软件，涵盖从 RTL 设计、逻辑综合、仿真验证到物理实现与签核的完整工具链。班集体依托学校在集成电路科学与工程、电子科学与技术、计算机科学与技术三个一级学科的交叉优势，重点培养能从事 EDA 工具与算法开发、射频集成电路（RF IC）设计及国产替代攻关的复合型拔尖人才。

二次选拔面试中，导师主要考察三类素质：一是数理与编程底子（数据结构、算法、C++/Python/Tcl 基础），因为 EDA 本质是"用数学与软件求解超大规组合优化问题"；二是电路与半导体物理的基本直觉（MOSFET 原理、时序概念、射频基础），否则难以理解工具背后的工程语义；三是对国家"卡脖子"问题的认知与家国情怀——EDA 是半导体产业链中国产化率最低、最受制于人的一环，面试官常借此判断考生的志向是否坚定、视野是否开阔。

常见考察角度包括：EDA 全流程概览、数字前端（RTL/综合/仿真）与后端（布局布线/时序/物理验证）概念、验证方法学、PDK 与工艺、半导体器件物理、射频 IC 特点、摩尔定律与先进制程、国产 EDA 现状（华大九天、概伦电子等），以及编程能力如何服务于 EDA 工具开发。建议考生既能讲清"工具做什么"，又能说清"为什么难、难在哪里"，并适当表达对所依托的射频集成电路 EDA 这一特色方向的了解。

关键词集成电路 EDA 英才班 · 面试常考维度

流程认知：RTL → 综合 → 仿真验证 → 布局布线 → 签核全流程
数字前端：RTL、逻辑综合、测试平台（testbench）、功能仿真
数字后端：布局布线（P&R）、时钟树、静态时序分析（STA）
验证方法学：仿真、形式验证、UVM、覆盖率驱动验证
工艺基础：PDK、代工厂、设计规则（DRC）、版图一致性（LVS）
器件物理：MOSFET、阈值电压、短沟效应、FinFET/GAA
射频特色：RF IC 与数字 IC 差异、S 参数、匹配网络
国产替代：EDA 卡脖子、华大九天、概伦电子、本方向使命

B. 核心概念速查

速查表 8 条关键概念 / 一句话解释

EDA（电子设计自动化）：用软件与算法完成超大规模集成电路的设计、仿真、验证与物理实现，被誉为"芯片之母"。
RTL（寄存器传输级）：用"寄存器 + 组合逻辑"描述电路行为（如 Verilog/VHDL），是前端设计的入口抽象层。
仿真（Simulation）：在给定输入激励下，按事件或时间步驱动模型计算电路响应，检验功能/时序是否符合预期。
验证（Verification）：系统性证明设计"做了该做的事、没做不该做的事"，含仿真、形式化、仿真覆盖率等多手段。
PDK（工艺设计套件）：代工厂提供的器件模型、设计规则与寄生参数集合，是连接设计与制造的"契约"，EDA 工具赖以运转。
RF IC（射频集成电路）：处理射频（数百 MHz–数十 GHz）信号的模拟/混合信号芯片，关注阻抗匹配、噪声系数、线性度。
半导体器件：以 MOSFET 为核心的有源器件，靠栅压控制沟道导通，是数字与模拟集成电路的物理载体。
静态时序分析（STA）：不跑仿真而用延迟模型穷举所有时序路径，检查建立/保持时间是否满足，是签核核心步骤。

C. 面试真题（Q1–Q20）

Q1请说明什么是 EDA，它在整个芯片设计流程中处于什么地位、起什么作用？专业重点

EN: What is EDA and what role does it play in the chip design flow?

参考回答（中文）

EDA（Electronic Design Automation，电子设计自动化）是指用软件工具与算法自动完成集成电路从设计、仿真、验证到物理实现与制造签核的一整套技术，被业界称为"芯片之母"。现代一颗数十亿晶体管的 SoC 完全无法靠手工绘制，必须依赖 EDA 工具链完成逻辑综合、布局布线、时序分析与规则检查。它的地位相当于芯片产业的"工业软件底座"：上游衔接 IP 与架构设计，下游衔接晶圆代工厂的工艺（PDK）。没有自主可控的 EDA，再先进的制程与电路设计理念都无法落地。这也是为什么 EDA 被列为国家"卡脖子"关键领域，也是我们 EDA 英才班的核心使命。

Reference Answer (EN)

EDA (Electronic Design Automation) is the software and algorithms that automate IC design, simulation, verification, physical implementation and sign-off—the "mother of chips". A multi-billion-transistor SoC is impossible to draw by hand; EDA handles synthesis, P&R, timing and rule checks. It is the industrial-software foundation of the semiconductor chain, bridging IP/architectures upstream and foundry PDKs downstream. Without EDA, no advanced chip ships—hence its status as a national chokepoint our class addresses.

备考提示：开场高频题。务必说清"芯片之母 + 工业软件底座 + 卡脖子"三个层次，并自然落到本方向的使命，展现认知高度。

Q2简述一个典型的数字 IC 设计流程，从前端到后端依次包含哪些阶段？专业重点

EN: Outline a typical digital IC design flow from front-end to back-end.

参考回答（中文）

典型数字 IC 流程分两大部分。前端（Front-end）：① 系统架构与 RTL 编码（Verilog/VHDL 描述寄存器传输级行为）；② 功能仿真验证，用 testbench 激励检查正确性；③ 逻辑综合（Synthesis），把 RTL 映射为厂商工艺库下的门级网表，并插入时钟树/扫描链雏形。后端（Back-end）：④ 布局（Placement）确定单元位置；⑤ 时钟树综合（CTS）；⑥ 布线（Routing）连通各引脚；⑦ 物理验证（DRC/LVS）与寄生提取；⑧ 静态时序分析（STA）签核，确认建立/保持时间收敛；⑨ 生成 GDSII 版图交付流片。EDA 工具链几乎贯穿每个阶段，任一环节出错都会导致流片失败、损失巨大。

Reference Answer (EN)

Front-end: (1) RTL coding; (2) functional simulation/verification with testbench; (3) logic synthesis → gate-level netlist. Back-end: (4) placement; (5) clock-tree synthesis; (6) routing; (7) physical verification (DRC/LVS) + parasitic extraction; (8) STA sign-off for setup/hold closure; (9) GDSII tape-out. EDA tools span every stage; one mistake can ruin an expensive fabrication run.

备考提示："前端出网表、后端出版图"是记忆主线；能把 8–9 个阶段按顺序背出即可，不必死抠工具名。

Q3什么是 RTL？RTL 与门级网表（Gate-level Netlist）是什么关系？专业重点

EN: What is RTL? How does it relate to a gate-level netlist?

参考回答（中文）

RTL（Register Transfer Level，寄存器传输级）是一种介于行为级与门级之间的硬件抽象，用"在时钟边沿，寄存器之间如何传输数据"的方式描述电路，常用 Verilog 或 VHDL 编写。它表达的是"做什么运算、数据怎么在寄存器间流动"，而不关心具体用了多少个逻辑门。门级网表则是综合（Synthesis）后的产物：EDA 工具把 RTL 映射到特定工艺库的与门、或门、触发器等基本单元，并给出它们的连接关系。关系上，RTL 是设计的输入抽象、网表是工艺相关的实现结果；综合正是"RTL → 门级网表"的翻译过程。后续时序分析、布局布线都以网表为基础。

Reference Answer (EN)

RTL (Register Transfer Level) describes a circuit as data transfers between registers at clock edges, written in Verilog/VHDL—what运算 and how data flows, not how many gates. A gate-level netlist is the post-synthesis result: EDA maps RTL onto technology-library cells (AND/OR/FF) with connectivity. RTL is the input abstraction; the netlist is the process-specific implementation; synthesis is the translation RTL→netlist that later STA and P&R build upon.

备考提示：强调"RTL 是行为/抽象、网表是工艺实现"这一对比；可顺带提综合是桥梁，衔接 Q2。

Q4仿真（Simulation）与验证（Verification）有什么区别？为什么说"验证"比"仿真"范围更广？专业重点

EN: What is the difference between simulation and verification? Why is verification broader?

参考回答（中文）

仿真是一种技术手段，指给电路施加输入激励、按事件或时间步计算输出响应，看它"跑起来对不对"，包括功能仿真、时序仿真等。验证则是一个目标与方法体系，目的是系统性地证明设计"实现的功能正是规格所要求的、且没有任何遗漏的 bug"。验证包含仿真，但不限于仿真：它还包括形式验证（用数学证明某些属性恒成立）、仿真覆盖率/断言覆盖率分析、UVM 等结构化验证方法学。简单说，仿真回答"这次跑对了吗"，验证回答"我们是否足够确信它永远对"。业界有"验证占芯片研发 70% 工作量"的说法，足见其广度与难度。

Reference Answer (EN)

Simulation is a technique: apply stimuli and compute responses (functional/timing sim). Verification is a goal + methodology: prove the design meets its spec with no hidden bugs. Verification includes simulation but also formal verification (math proof of properties), coverage (code/assertion/functional), and UVM methodology. Simulation asks "did this run correctly?"; verification asks "are we confident it is always correct?" Verification can consume ~70% of chip effort.

备考提示：常考"手段 vs 目标"的区别；点出"形式验证 + 覆盖率"能拉开与一般考生的差距。

Q5什么是 PDK？它通常包含哪些内容，为什么对 EDA 至关重要？专业重点

EN: What is a PDK? What does it contain and why is it critical to EDA?

参考回答（中文）

PDK（Process Design Kit，工艺设计套件）是晶圆代工厂交付给设计公司的"工艺包"，是设计与制造之间的契约。它通常包含：① 器件 SPICE 模型（晶体管在不同偏置下的电气行为）；② 设计规则文件（DRC/LVS 规则）；③ 寄生参数提取模型；④ 标准单元库与 I/O 库；⑤ 工艺角（PVT）与可靠性数据。EDA 工具之所以能综合、仿真、做时序与物理验证，全靠 PDK 提供准确的物理与电气模型——没有 PDK，工具算出的延迟、功耗都是空的。也正因 PDK 由台积电、三星等代工厂掌握，国产 EDA 要真正可用，必须与国内成熟/特色工艺线（如中芯国际）的 PDK 深度适配，这正是国产替代的关键一环。

Reference Answer (EN)

PDK (Process Design Kit) is the foundry's "process package"—the contract between design and manufacturing. It includes SPICE device models, DRC/LVS rule files, parasitic extraction models, standard-cell/I/O libraries, and PVT corners. EDA tools rely entirely on PDK for accurate delay/power/physical checks; without it, everything is empty. Since PDKs are controlled by foundries (TSMC, Samsung), domestic EDA must tightly adapt to local fabs' PDKs (e.g. SMIC)—a key step in localization.

备考提示：PDK 是"连接设计与制造的契约"这句定义很关键；可联系国产 EDA 适配本土 PDK 的瓶颈，呼应卡脖子主题。

Q6什么是逻辑综合（Synthesis）？它把什么转成什么，受哪些约束？专业重点

EN: What is logic synthesis? What does it transform, and under what constraints?

参考回答（中文）

逻辑综合是 EDA 前端到后端的关键桥梁：它把 RTL 行为描述自动映射为特定工艺库下的门级网表。综合工具在"功能等价"前提下，求解"在满足时序、面积、功耗约束"最优的电路实现。它受三类约束驱动：① 时序约束（SDC 文件），如时钟周期、输入/输出延迟，决定关键路径能否满足建立/保持时间；② 面积约束，限制等效门数；③ 功耗约束，包括动态与漏电功耗。综合不是简单翻译，而是带约束的组合优化问题，需要好的算法（如基于图的延迟优化、时钟门控）来平衡 PPA（Performance/Power/Area）。综合质量直接决定后端能否收敛。

Reference Answer (EN)

Logic synthesis maps RTL behavior into a gate-level netlist for a target technology library, preserving functional equivalence while optimizing under constraints. It is driven by: (1) timing constraints (SDC: clock period, I/O delays) for setup/hold closure; (2) area constraints; (3) power constraints (dynamic + leakage). Synthesis is a constrained combinatorial optimization balancing PPA (Performance/Power/Area), not a naive translation; its quality decides back-end convergence.

备考提示："RTL→网表 + 受时序/面积/功耗约束 + 是优化问题"是核心；PPA 缩写建议记住。

Q7请解释建立时间（Setup Time）与保持时间（Hold Time），并说明它们为何是时序分析的底线。专业重点

EN: Explain setup time and hold time, and why they are the bottom line of timing analysis.

参考回答（中文）

对触发器（FF）而言：建立时间 T_su 是数据在时钟有效沿到来之前必须保持稳定的最短时间；保持时间 T_hold 是时钟沿之后数据必须继续稳定的最短时间。二者都是器件物理决定的硬约束——数据要在时钟沿"采样窗口"内稳定，否则触发器进入亚稳态，电路功能出错。时序分析中：建立检查保证"数据来得够早"（路径延迟不可太长），保持检查保证"旧数据走得不快"（路径延迟不可太短）。若违例，轻则降频，重则芯片完全失效。静态时序分析（STA）的目标就是穷举所有发起-捕获路径，确保每条都满足建立/保持，因此它们是签核的底线。

Reference Answer (EN)

For a flip-flop: setup time T_su = data must be stable before the clock edge; hold time T_hold = data must stay stable after the edge. Both are hard device-physics constraints; violating them causes metastability and functional failure. Setup checks that data arrives early enough (path not too slow); hold checks old data doesn't leave too fast (path not too fast). STA enumerates all launch-capture paths to ensure every one meets setup/hold—that is why they are the sign-off bottom line.

备考提示："建立看最长路径、保持看最短路径"是经典口诀；能举亚稳态后果即显专业。

Q8什么是布局布线（Place and Route, P&R）？它在后端流程中解决什么问题？

EN: What is Place and Route (P&R) and what problem does it solve in the back-end?

参考回答（中文）

布局布线（P&R）是数字后端的核心环节，把综合得到的门级网表变成可制造的几何版图。它分两步：布局（Placement）决定每个标准单元、宏单元在芯片平面上的坐标位置，目标是在满足时序（关键路径短）、拥塞（布线通畅）与面积约束下布置；布线（Routing）则在各单元引脚之间连通金属连线，遵循代工厂设计规则（线宽、间距、通孔）。其间还要做时钟树综合（CTS）让时钟低偏斜到达各处，以及优化缓冲插入。P&R 本质是超大规模的几何约束优化问题，直接决定时序收敛、良率与芯片面积，是 EDA 后端算法难度最高的部分之一。

Reference Answer (EN)

P&R turns the gate-level netlist into manufacturable geometry. Placement decides each cell's coordinates under timing/congestion/area constraints; Routing connects pins with metal wires obeying DRC (width, spacing, vias), alongside clock-tree synthesis (low-skew clock) and buffer insertion. P&R is a massive geometric constrained-optimization problem deciding timing closure, yield and area—among the hardest EDA back-end algorithms.

备考提示：P&R 是"网表→版图"的实现，可联系 Q2 后端阶段，强调其"超大规模几何优化"的本质。

Q9射频集成电路（RF IC）与数字 IC 设计的主要差异有哪些？专业重点

EN: What are the main differences between RF IC and digital IC design?

参考回答（中文）

RF IC 处理高频模拟信号，与数字 IC 有本质差异。① 抽象层面：数字只关心 0/1 与布尔逻辑，RF 关心连续幅值、相位与频率；② 性能指标：数字看时序/面积/功耗，RF 看 S 参数、噪声系数（NF）、线性度（IIP3）、增益与阻抗匹配；③ 寄生敏感：RF 中寄生电容/电感、衬底耦合、互连损耗都会显著改变性能，对版图与工艺极度敏感；④ 建模方法：RF 常用小信号模型、谐波平衡等非线性频域仿真，而非简单的门级逻辑仿真；⑤ 验证难度：RF 无法像数字那样靠覆盖率仿真穷举，更依赖电磁场仿真与实测迭代。杭电 EDA 英才班突出"射频集成电路 EDA"特色，正是看准了 RF EDA 工具（如电磁仿真、射频综合）国产短板更突出、价值更高。

Reference Answer (EN)

RF IC handles high-frequency analog signals, fundamentally different from digital. (1) Abstraction: digital = 0/1 Boolean; RF = continuous amplitude/phase/frequency. (2) Metrics: digital cares timing/area/power; RF cares S-parameters, noise figure, linearity (IIP3), gain, impedance matching. (3) Parasitics: RF is extremely sensitive to parasitic C/L, substrate coupling, interconnect loss. (4) Modeling: RF uses small-signal, harmonic-balance, EM simulation—not gate-level logic sim. (5) Verification: RF relies on EM sim + measurement, not coverage-driven sim. HDU's RF-EDA focus targets a weaker domestic segment with higher value.

备考提示：这是本方向特色题，务必点出"杭电突出射频集成电路 EDA"这一差异点，展现对方向定位的了解。

Q10简述 MOSFET 的工作原理，并说明阈值电压 Vth 的含义。

EN: Explain how a MOSFET works and what threshold voltage Vth means.

参考回答（中文）

MOSFET（金属-氧化物-半导体场效应管）是现代 IC 的基本开关/放大单元。以 N 沟道增强型为例：源、漏是 N 型区，衬底为 P 型。在栅极（Gate）施加足够正的电压，会在栅氧化层下方的 P 型衬底表面感应出电子反型层，连通源与漏，形成导电沟道，器件导通。栅压越高沟道越强、电流越大——这就是"电压控制电流"。阈值电压 Vth 是沟道刚好形成所需的栅源电压临界值：V_GS > Vth 才导通，低于则截止。Vth 决定了电路的开关电平与功耗，受掺杂、氧化层厚度、沟道长度影响；短沟道器件还会出现 Vth 随尺寸缩小的变化（短沟效应），是先进制程设计必须应对的问题。

Reference Answer (EN)

A MOSFET is the basic switch/amplifier of modern ICs. In an N-channel enhancement device, a sufficient positive gate voltage induces an electron inversion layer under the oxide, connecting source and drain to form a conducting channel—voltage controls current. Threshold voltage Vth is the critical V_GS at which the channel just forms: on when V_GS>Vth, off below. Vth sets switching levels and power, depends on doping/oxide thickness/channel length, and shifts with short-channel effects in advanced nodes—a key design concern.

备考提示："电压控制电流 + Vth 是导通临界"是核心；能提一句短沟效应即可加分。

Q11什么是摩尔定律？FinFET 与 GAA 是什么，为什么先进制程需要它们？专业重点

EN: What is Moore's Law? What are FinFET and GAA, and why are they needed at advanced nodes?

参考回答（中文）

摩尔定律由戈登·摩尔提出：集成电路上可容纳的晶体管数约每 18–24 个月翻一番，推动芯片性能与集成度指数增长。随工艺推进到纳米级，传统平面 MOSFET 的短沟效应、漏电与亚阈值控制恶化，于是引入三维结构。FinFET（鳍式场效应管）把沟道做成竖起的"鳍"，栅极从三面环绕，增强栅对沟道控制、抑制漏电，广泛用于 22nm–5nm。GAA（全环绕栅极，如纳米片 Nanosheet）进一步让栅极从四周包裹沟道，控制力更强、漏电更低，是 3nm 及以下的主流方向。它们本质是用"三维化"延续摩尔定律，也意味着器件建模与 EDA 工具必须支持更复杂的物理效应。

Reference Answer (EN)

Moore's Law: transistor count per chip doubles roughly every 18–24 months. As planar MOSFETs hit nanometer short-channel effects and leakage, 3D structures appeared. FinFET raises the channel into a "fin" wrapped by the gate on three sides, improving control and cutting leakage (22nm–5nm). GAA (Gate-All-Around, e.g. nanosheet) wraps the gate fully around the channel, even better control, the 3nm-and-beyond mainstream. Both extend Moore's Law via 3Dization, demanding EDA/device models for more complex physics.

备考提示："平面→FinFET 三面→GAA 四面"的演进脉络清晰好记；可点出 EDA 需适配新物理，回扣工具主题。

Q12为什么说 EDA 是中国半导体产业的"卡脖子"环节？主要难点在哪里？专业重点

EN: Why is EDA called a "chokepoint" of China's semiconductor industry? Where is the difficulty?

参考回答（中文）

EDA 被"卡脖子"有三层原因。① 垄断格局：全球市场长期被 Synopsys、Cadence、Siemens EDA（原 Mentor）三家美企主导，份额超 70%，国产替代率低；② 生态壁垒：EDA 必须与代工厂 PDK、先进制程、IP 库深度适配，形成"工具—工艺—IP"闭环，新进入者难以短期打通；③ 技术难度：现代 EDA 是数学、算法、物理、软件的集大成，后端布局布线、签核、电磁/热仿真都是超大规模优化与多物理场问题，算法壁垒极高。此外，先进制程相关工具还受出口管制，直接制约国产高端芯片设计。因此突破 EDA 被写入国家战略，本英才班正是为此培养能写工具、懂电路、通算法的攻坚人才。

Reference Answer (EN)

Three reasons: (1) Monopoly—Synopsys, Cadence, Siemens EDA hold >70% globally, very low domestic share. (2) Ecosystem moat—EDA must tightly adapt to foundry PDKs, advanced nodes and IP libraries, forming a tool-process-IP loop hard to breach. (3) Technical difficulty—modern EDA fuses math, algorithms, physics and software; back-end P&R, sign-off, EM/thermal sim are massive optimization + multiphysics problems with high algorithmic barriers. Advanced-node tools are also export-controlled. Breaking EDA through is a national strategy our class serves.

备考提示：从"垄断 + 生态 + 算法"三维作答最完整；结尾落到本班使命，体现志向。

Q13你了解哪些国产 EDA 厂商？华大九天、概伦电子等分别侧重什么？专业重点

EN: What domestic EDA vendors do you know? What do Empyrean, Primarius etc. focus on?

参考回答（中文）

代表性国产厂商有：华大九天（Empyrean）——国内 EDA 龙头，产品覆盖模拟/全定制设计全流程、平板显示（FPD）设计、数字后端部分环节，尤其在模拟电路 EDA 与版图工具上积累深厚；概伦电子（Primarius）——侧重器件建模、半导体器件仿真与良率导向的设计（DTCO），其 SPICE 模型与特性化工具在国际也有竞争力；此外还有芯华章（数字验证/仿真）、广立微（晶圆级测试与良率）、芯和半导体（电磁/射频多物理仿真）等。总体看，国产在"点工具"上已有突破，但全流程、先进制程签核仍弱。杭电 EDA 班与产业界合作紧密，了解这些厂商定位有助于明确自己未来的攻坚方向。

Reference Answer (EN)

Key domestic vendors: Empyrean (Huada Jiutian)—the leader, covering analog/full-custom flows, FPD design, parts of digital back-end, strong in analog EDA and layout. Primarius (Galaxy/概伦)—focuses on device modeling, SPICE/semiconductor device simulation and DTCO yield, competitive globally in modeling. Others: X-EPIC (digital verification/simulation), Semitronix (wafer test/yield), Xpeedic (EM/RF multiphysics). Domestic "point tools" break through, but full-flow advanced-node sign-off remains weak. HDU's industry ties help students pick a攻坚 direction.

备考提示：能说出"华大九天=模拟全流程、概伦=器件建模"已属优秀；体现对产业格局的关注是加分项。

Q14编程能力在 EDA 中为什么重要？C++、Python、Tcl 分别扮演什么角色？专业重点

EN: Why is programming important in EDA? What roles do C++, Python, Tcl play?

参考回答（中文）

EDA 工具本身就是大型软件，编程是核心生产力。① C++：核心引擎语言，布局布线、时序分析、仿真内核等对性能极致敏感的部分多用 C++ 实现，要求扎实的数据结构与算法功底；② Python：胶水与脚本语言，用于流程编排、数据分析、机器学习辅助优化（如用 ML 预测布线拥塞）、测试原型，开发效率高；③ Tcl（Tool Command Language）：EDA 工具事实上的"控制脚本标准"，综合、P&R 工具的约束与流程几乎都通过 Tcl 命令驱动，是必会的交互语言。有志于 EDA 工具开发，应主攻 C++ 性能编程 + 算法，辅以 Python 做实验、Tcl 做工程集成——这正是本班"软件+电路"复合定位对编程的要求。

Reference Answer (EN)

EDA tools are large software; programming is core. (1) C++: the engine language for performance-critical kernels (P&R, STA, sim)—needs strong data structures/algorithms. (2) Python: glue/scripting for flow orchestration, data analysis, ML-assisted optimization (e.g. congestion prediction), fast prototyping. (3) Tcl: the de-facto control-script standard—synthesis and P&R constraints/flows are driven by Tcl. Aim for C++ performance + algorithms, Python for experiments, Tcl for integration—matching the class's "software + circuits" duality.

备考提示："C++ 写内核、Python 做实验、Tcl 驱动工具"这一点分工讲清，能直接证明你理解 EDA 工程。

Q15静态时序分析（STA）与动态时序仿真有何区别？STA 的优势是什么？专业重点

EN: How does STA differ from dynamic timing simulation? What is STA's advantage?

参考回答（中文）

动态时序仿真是在给定测试向量下，真实"跑"电路、逐时刻计算延迟与电平，能看具体路径在真实激励下的表现，但只能覆盖被测向量触及的路径，存在遗漏风险。STA（静态时序分析）则不依赖具体输入向量，直接用延迟模型（含工艺角、互连寄生）穷举所有发起-捕获路径，检查每条路径的建立/保持是否满足。STA 的优势：① 完整——覆盖全路径，不靠测试向量；② 快——无需事件仿真；③ 可纳入最坏/最佳工艺角，确保全工况稳健。因此 STA 是签核（sign-off）的主干，动态仿真作为补充验证关键场景。这也是后端收敛的"裁判"。

Reference Answer (EN)

Dynamic timing simulation runs the circuit with specific vectors, computing delays/levels per event—sees real paths but only those the vectors touch, risking gaps. STA (Static Timing Analysis) needs no vectors: it uses delay models (with PVT corners + parasitics) to enumerate all launch-capture paths and checks setup/hold on each. STA advantages: (1) exhaustive—no vector dependence; (2) fast; (3) covers worst/best corners for all-condition robustness. STA is the sign-off backbone; dynamic sim supplements critical scenarios—the "referee" of back-end closure.

备考提示："动态看具体向量、静态看全路径"是核心区别；STA 是签核主干这一点必说。

Q16什么是形式验证（Formal Verification）？它与仿真验证有何不同？

EN: What is formal verification and how does it differ from simulation?

参考回答（中文）

形式验证用数学方法而非测试向量来证明设计满足某些属性或两版本等价。常见两类：① 等价性检查（Equivalence Checking），如综合前后 RTL 与网表、或 ECO 前后网表的逻辑是否逐位一致，确保"改动没破坏功能"；② 属性验证（Assertion/Property Checking），用 SVA 等形式描述"某信号永远不为 X""请求必有应答"等不变式，由工具穷举证明或找出反例。与仿真相比：仿真只能"抽样"验证、无法穷尽，形式验证在可表达的范围内提供完备保证；但形式验证受状态空间爆炸限制，适合关键属性与点对点等价，难以替代全部仿真。两者互补构成高可靠芯片的验证体系。

Reference Answer (EN)

Formal verification uses math, not vectors, to prove properties or equivalence. Two kinds: (1) Equivalence checking—RTL vs netlist or pre/post-ECO logical equivalence bit-by-bit; (2) Property/assertion checking—SVA specs like "req always answered", proven exhaustively or counterexample found. Versus simulation: simulation samples (never exhaustive); formal gives completeness within expressible scope but suffers state-space explosion, so it suits key properties and equivalence, complementing—not replacing—simulation for high-reliability chips.

备考提示：形式验证的亮点在"完备但不穷尽所有场景（状态爆炸）"，这一辩证说法很显深度。

Q17什么是物理验证中的 DRC 与 LVS？它们各自检查什么？

EN: What are DRC and LVS in physical verification? What does each check?

参考回答（中文）

物理验证确保版图"可制造、且与设计一致"。DRC（Design Rule Check，设计规则检查）依据代工厂规则文件，检查版图几何是否满足制造要求：如金属线宽不小于最小值、线间距足够、通孔尺寸合规、密度填充等——违规则晶圆无法可靠制造。LVS（Layout vs Schematic，版图与原理图一致性检查）则对比"版图提取出的网表"与"原始设计网表"在器件类型、连接关系上是否完全等价，防止版图绘制错误（如短路、开路、错连）。二者加上天线规则检查（ERC）、寄生提取，共同构成流片前的物理签核。DRC 管"造得出来"，LVS 管"画得对"。

Reference Answer (EN)

Physical verification ensures the layout is manufacturable and matches design. DRC (Design Rule Check) uses foundry rules to verify geometry: min metal width, spacing, via size, density fill—violations mean unreliable fabrication. LVS (Layout vs Schematic) compares the netlist extracted from layout against the original design netlist for device types and connectivity equivalence, catching shorts/opens/misconnects. With ERC and parasitic extraction, they form pre-tapeout physical sign-off: DRC = "can be built", LVS = "drawn correctly".

备考提示："DRC 管制造、LVS 管一致"的对比口诀好记；可补 ERC/寄生提取体现体系感。

Q18寄生参数提取（Parasitic Extraction）为什么重要？它影响哪些指标？

EN: Why is parasitic extraction important and what metrics does it affect?

参考回答（中文）

真实芯片中，金属互连、晶体管存在寄生的电阻（R）、电容（C）甚至电感（L）。寄生参数提取（PEX）就是从版图中算出这些 R/C 值，回填到网表供后续分析。它之所以关键，是因为在纳米级工艺下，互连寄生往往超过器件本身成为延迟主因，并引入串扰（crosstalk）。PEX 直接影响：① 时序——寄生 RC 决定路径延迟，决定是否满足建立/保持；② 功耗——充放电电容决定动态功耗；③ 信号完整性——耦合电容引发串扰与噪声；④ 射频性能——寄生决定 Q 值与匹配。没有准确的 PEX，STA 与签核都是空中楼阁，因此它是连接版图与签核的命脉环节。

Reference Answer (EN)

Real chips have parasitic R/C/L in interconnect and devices. Parasitic Extraction (PEX) computes these from layout and back-annotates them. It is critical because at nanometer nodes interconnect parasitics dominate delay and cause crosstalk. PEX affects: (1) timing—parasitic RC sets path delay for setup/hold; (2) power—capacitance drives dynamic power; (3) signal integrity—coupling causes crosstalk/noise; (4) RF performance—parasitics set Q and matching. Without accurate PEX, STA/sign-off are built on air; it is the lifeline between layout and sign-off.

备考提示："纳米级互连寄生超过器件本身"这一论断很有说服力；可联系 Q15 的 STA 依赖寄生。

Q19算法与数据结构在 EDA 中有哪些典型应用？举例说明。

EN: What are typical applications of algorithms and data structures in EDA? Give examples.

参考回答（中文）

EDA 本质是"用算法求解超大规模组合优化"。典型例子：① 布局（Placement）可建模为力导向图布局或二次规划、用 ILP/模拟退火求解，核心是图与最优化；② 布线（Routing）类似迷宫问题（A*、Lee 算法）与全球/详细布线分层求解，依赖堆、队列、图搜索；③ 时序分析是有向无环图（DAG）上的最长路径（关键路径）计算；④ 逻辑综合涉及布尔网络优化、覆盖算法（如奎因-麦克拉斯基、BDD）；⑤ 分割（Partitioning）用图割（如 Fiduccia-Mattheyses）降低跨区连线。这些都需要扎实的图论、动态规划、启发式搜索功底，也是本班强调"计算机科学与技术"学科支撑的原因——会算法的人才能写出更快更好的 EDA 内核。

Reference Answer (EN)

EDA = solving massive combinatorial optimization with algorithms. Examples: (1) Placement as force-directed/quadratic programming via ILP or simulated annealing (graph + optimization); (2) Routing as maze-solving (A*, Lee) with global/detail hierarchy (heaps, queues, graph search); (3) Timing as longest-path on a DAG (critical path); (4) Synthesis via Boolean-network optimization, covering (Quine-McCluskey, BDD); (5) Partitioning via graph cut (Fiduccia-Mattheyses). All need graph theory, DP, heuristics—why the class emphasizes computer-science foundations: algorithm people build faster EDA kernels.

备考提示：能举 2–3 个"EDA 子问题 = 经典算法问题"的对应（布局=优化、布线=图搜索、时序=DAG 最長路径）即出彩。

Q20你为什么选择杭电集成电路 EDA 英才班？结合学校特色谈谈你的理解。专业重点

EN: Why did you choose HDU's IC EDA Elite Class? Relate it to the school's strengths.

参考回答（中文）

我选择本班主要有三点理由。其一，方向价值高：EDA 是国产半导体最薄弱也最关键的环节，攻克它既有技术挑战又有家国意义，与我的志向契合。其二，杭电优势独特：学校以电子信息见长，集成电路、电子科学与技术、计算机科学多学科交叉，且地处杭州、毗邻集成电路与软件产业带，与华大九天等国产 EDA 厂商及射频领域企业合作紧密，便于产学研贯通。其三，培养体系前瞻：2024 年新设的该班实施"一制三化""四位一体"培养，约 50% 学生可获本硕连读资格，并突出"射频集成电路 EDA"这一差异化特色，正好契合我想做"射频 EDA 工具+算法"的目标。我希望在导师制、项目制中从电路基础打起，逐步参与到真实工具研发。

Reference Answer (EN)

Three reasons. First, high-value direction: EDA is the weakest yet most critical link in domestic semiconductors—both technically challenging and nationally meaningful, matching my ambition. Second, HDU's unique edge: strengths in electronics, with interdisciplinary IC/EST/computer science, located in Hangzhou near the IC/software industry belt and partnered with Empyrean and RF firms—great industry-academia linkage. Third, forward-looking training: established 2024, the class uses "one-system-three-modernizations" and a "four-in-one" system; ~50% may get bachelor-master continuous eligibility, with differentiated "RF IC EDA" focus that fits my goal of RF EDA tools+algorithms. I hope to grow from circuits fundamentals to real tool R&D under mentorship and project-based training.

备考提示：压轴题要"价值 + 学校优势 + 培养体系"三层扣题；准确说出"一制三化/四位一体/50%本硕连读/射频特色"最能打动导师。

D. 自我介绍模板（3 版 · 中英）

版本一 · 电路基础扎实型各位老师好，我是……。我对芯片设计有浓厚兴趣，高中起自学过数字电路与 Verilog，做过简单的流水灯与 UART 控制器。我理解 EDA 是芯片之母，而国产工具仍是短板，这正是我想攻坚的方向。我的数理与编程基础扎实（C++/Python），希望能进入英才班从 RTL 与综合基础学起，未来参与射频 EDA 工具研发。谢谢！ Hello professors, I am … . I am passionate about chip design; since high school I self-learned digital circuits and Verilog, building a simple LED pipeline and UART controller. I understand EDA is the "mother of chips" and domestic tools remain a weak link—exactly what I want to tackle. With solid math and programming (C++/Python), I hope to enter this elite class, start from RTL and synthesis, and later contribute to RF EDA tool R&D. Thank you.

版本二 · 编程/算法特长型老师好，我是……。我更偏向"用软件解决硬件难题"的路径。我获过信息学竞赛奖项，熟悉数据结构与算法，也了解 EDA 本质是超大规模组合优化（如布局=优化、布线=图搜索）。我希望把算法能力用在国产 EDA 内核上，尤其是时序分析与签核这类性能敏感模块。选择杭电是因为其电子与计算机学科交叉、产学研资源好，我愿在导师制下补齐电路基础、做有用的工具。 Hello, I am … . I lean toward "solving hardware problems with software". I won an informatics Olympiad award and know data structures/algorithms; I also see EDA as massive combinatorial optimization (placement=optimization, routing=graph search). I want to apply algorithmic skills to domestic EDA kernels, especially performance-critical timing and sign-off. I chose HDU for its IC-computer interdisciplinary strength and industry ties, and aim to fill my circuits gap under mentorship to build useful tools.

版本三 · 家国情怀/射频特色型您好，我是……。我选择 EDA 英才班，是因为看到国家在 EDA"卡脖子"上的迫切需求。杭电该班 2024 年设立、突出射频集成电路 EDA，并有一制三化、四位一体培养与约 50% 本硕连读资格，非常契合我的目标。我对射频与模拟方向有兴趣，也清楚 RF EDA 国产短板更突出。希望能在此夯实器件物理与电磁仿真基础，未来为自主可控的射频 EDA 工具贡献力量。 Hello, I am … . I chose the EDA Elite Class because of the nation's urgent need to break the EDA chokepoint. HDU established this class in 2024 with a distinctive RF IC EDA focus, a "one-system-three-modernizations" and "four-in-one" training model, and ~50% bachelor-master eligibility—a strong fit. I am interested in RF/analog and aware RF EDA is even weaker domestically. I hope to build device-physics and EM-simulation foundations here and contribute to self-reliant RF EDA tools.

E. 专业背景知识补充

杭州电子科技大学卓越学院"集成电路 EDA 英才班"于 2024 年设立，是面向国家集成电路产业战略需求、特别是破解 EDA"卡脖子"难题而打造的特色拔尖班。班集体依托学校集成电路科学与工程、电子科学与技术、计算机科学与技术三个一级学科的交叉优势，定位为"培养能写工具、懂电路、通算法的 EDA 复合型英才"，重点方向涵盖 EDA 工具与算法开发、数字与模拟 IC 设计，并突出"射频集成电路 EDA"这一差异化特色——射频与电磁仿真类工具国产缺口更大、技术价值更高，与浙江及长三角的射频/通信产业高度契合。

在培养模式上，该班构建"四位一体"培养体系，强调科研、教学、产业、国际四维协同；并实行"一制三化"——导师制、个性化、小班化、国际化，配合项目制学习让学生尽早进入真实研发场景。班内约 50% 的优秀学生可获得本硕连读（学士-硕士连续培养）资格，打通升学通道、支撑长周期攻关。核心课程横跨三边：电路与器件类（半导体物理、模拟/数字集成电路设计、射频电路）、EDA 与算法类（逻辑综合、物理设计、静态时序分析、VLSI 算法）、软件与编程类（C++、数据结构、Python、Tcl 与 EDA 脚本）。

产业合作方面，杭电地处杭州、毗邻长三角集成电路与软件产业带，与华大九天等国产 EDA 龙头及射频领域企业保持紧密产学研联动，学生可接触真实工具链与工程课题。总体而言，该班以"解决国家 EDA 卡脖子 + 射频集成电路特色 + 本硕贯通培养"为鲜明标签，适合既具家国情怀、又有扎实数理编程底子、愿意在软件与硬件交叉地带长期钻研的学生。备考面试时，建议考生围绕上述特色组织回答，既展现技术理解，也体现对方向使命的认同。

要点速记杭电 EDA 英才班 · 背景补充